巨头们的先进封装技术解读
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在上《先进封装最强科普》中，我们对市场上的先进封装需求进行了一些讨论。但其实具体到各个厂商，无论是英特尔（EMIB、Foveros、Foveros Omni、Foveros Direct）、台积电（InFO-OS、InFO-LSI、InFO-SOW、 InFO-SoIS、CoWoS-S、CoWoS-R、CoWoS-L、SoIC）、三星（FOSiP、X-Cube、I-Cube、HBM、DDR/LPDDR DRAM、CIS）、ASE（FoCoS、FOEB）、索尼（ CIS)、美光 (HBM)、SKHynix (HBM) 还是YMTC (XStacking)，他们的封装的各不相同，而且这些封装类型也被我们所有最喜欢的 AMD、Nvidia 等公司使用。在本文中，我们将解释所有这些类型的封装及其用途。
倒装芯片是引线键合后常见的封装形式之一。它由来自代工厂、集成设计制造商和外包组装和测试公司等众多公司提供。在倒装芯片中，PCB、基板或另一个晶圆将具有着陆焊盘。然后将芯片准确地放置在顶部，并使用凸块接触焊盘，之后芯片被送到回流焊炉，加热组件并回流焊凸点以将两者结合在一起。焊剂被清除，底部填充物沉积在两者之间。这只是一个基本的工艺流程，因为有许多不同类型的倒装芯片，包括但不限于fluxless。
虽然倒装芯片非常普遍，但间距小于 100 微米的高级版本则不太常见。关于我们在第 1 部分中建立的先进封装的定义，只有台积电、三星、英特尔、Amkor 和 ASE 涉及使用倒装芯片技术的大量逻辑先进封装。其中 3 家公司也在制造完整的硅片，而另外两家公司则是外包组装和测试 (OSAT)。这个尺寸就是大量不同类型倒装芯片封装类型开始涌入的地方。我们将以台积电为例，然后扩展并将其他公司的封装解决方案与台积电的封装解决方案进行比较。台积电所有封装选项的最大差异与基板材料、尺寸、RDL 和堆叠有关。
在标准倒装芯片中，最常见的基板通常是有机层压板，然后覆以铜。从这里开始，布线围绕核心两侧构建，讨论最多的是 Ajinomoto build-up films (ABF)。该内核在顶部构建了许多层，这些层负责在整个封装中重新分配信号和功率。这些承载信号的层是使用干膜层压（dry film lamination）和使用 CO2 激光或紫外线激光进行图案化构建的。
这就是台积电的专业知识开始发挥其集成扇出 (InFO) 的地方。台积电没有使用 ABF 薄膜的标准流程，而是使用与硅制造更相关的工艺。台积电将使用东京电子涂布机/显影剂、ASML 光刻工具、应用材料铜沉积工具以光刻方式定义再分布层。重新分布层（RTL）比大多数 OSAT 可以生产的更小、更密集，因此可以容纳更复杂的布线。此过程称为扇出晶圆级封装 (FOWLP)。ASE 是最大的 OSAT，他们提供 FoCoS（基板上的扇出芯片），这是 FOWLP 的一种形式，它也利用了硅制造技术。三星还有他们的扇出系统封装 (FOSiP)，主要用于智能手机、智能手表、通信和汽车。使用 InFO-R (RDL)，TSMC 可以封装具有高 IO 密度、复杂路由和/或多个芯片的芯片。使用 InFO-R 最常见的产品是 Apple iPhone 和 Mac 芯片，但也有各种各样的移动芯片、通信平台、加速器，甚至网络交换机 ASIC。三星还凭借 Cisco Silicon One 在网络交换机 ASIC 扇出市场中获胜。InFO-R 的进步主要与扩展到具有更多功耗和 IO 的更大封装尺寸有关。
有不少传言称 AMD 将为其即将推出的 Zen 4 客户端（如上图所示）和服务器 CPU 采用扇出封装。SemiAnalysis 可以确认基于 Zen 4 的桌面和服务器产品将使用扇出。然后，该扇出将传统地封装在标准有机基板的顶部，该基板的底部将具有 LGA 引脚。包装这些产品的公司和转向扇出的技术原因将后面揭晓。
标准封装将具有核心基板，每侧有 2 到 5 层重分布层 (RDL)，包括更高级的集成扇出。台积电的 InFO-SoIS（集成基板系统）将这一概念提升到一个新的水平。它提供多达 14 个重新分布层 (RDL)，可在芯片之间实现非常复杂的布线。在靠近管芯的基板上还有一层更高密度的布线层。
TSMC 还提供InFO-SOW（晶圆上系统），它允许扇出包含数十个芯片的整个晶圆的大小。我们撰写了有关使用这种特殊包装形式的 Tesla Dojo 1 的文章。我们还在特斯拉去年的 AI 日公布这项技术的几周前独家披露了该技术的使用情况。特斯拉将在 HW 4.0 中使用三星 FOSiP。
最后，在台积电的集成扇出阵容中，还有 InFO-LSI（本地硅互连）。InFO-LSI 是 InFO-R，但在多个芯片下方有一块硅。这种局部硅互连将开始作为多个die之间的无源互连，但未来可以演变为有源（晶体管和各种 IP）。它最终也将缩小到 25 微米，但我们认为第一代不会出现这种情况。第一款采用这种类型封装的产品将在后面展示。立即想到的比较最有可能是英特尔的 EMIB（嵌入式多芯片互连桥），但这并不是真正的最佳选择。它更像是 Intel 的 Foveros Omni 或 ASE 的 FOEB。让我们解释一下。
英特尔的嵌入式多芯片互连桥被放置在传统的有机基板腔体中。然后继续构建衬底。虽然这可以由英特尔完成，但 EMIB 的放置和构建也可以由传统的有机基板供应商完成。由于 EMIB 芯片上的大焊盘以及沉积层压布线和通孔的方法，不需要在基板上非常准确地放置芯片。
通过继续使用现有的有机层压板和 ABF 供应链，英特尔放弃了更昂贵的硅基板材料和硅制造工艺。总的来说，这条供应链是商品化的，尽管目前由于短缺而相当紧张。自 2018 年以来，英特尔的 EMIB 一直在产品中发货，包括 Kaby Lake G、各种 FPGA、Xe HP GPU 和某些云服务器 CPU，包括 Sapphire Rapids。目前所有 EMIB 产品都使用 55 微米，但第二代是 45 微米，第三代是 40 微米。
英特尔可以通过这个芯片将功率推送到上面的有源芯片。如果需要，英特尔还可以灵活地设计封装以在没有 EMIB 和某些小芯片的情况下运行。在英特尔 FPGA 的一些拆解发现，如果英特尔发货的 SKU 不需要它，英特尔将不会放置 EMIB 和有源芯片。这允许围绕某些细分市场的物料清单进行一些优化。最后，英特尔还可以通过仅在需要的地方使用硅桥来节省制造成本。这与台积电的 CoWoS 形成鲜明对比，后者将所有芯片都放置在单个大型无源硅桥的顶部。稍后会详细介绍，但台积电的 InFO-LSI 和英特尔的 EMIB 之间的最大区别在于基板材料和制造工艺的选择。
更复杂的是，日月光还拥有自己的2.5D封装技术，与英特尔的EMIB和台积电的InFO-LSI截然不同。它被用于 AMD 的 MI200 GPU，该 GPU 将用于多台高性能计算机，包括美国能源部的 Frontier exascale 系统。ASE 的 FOEB 封装技术与台积电的 InFO-LSI 更相似，因为它也是扇出。TSMC 使用标准的硅制造技术来构建 RDL。一个主要区别是 ASE 使用玻璃基板面板而不是硅。这是一种更便宜的材料，但它还有一些其他好处，我们将在后面讨论。
ASE 不是将无源互连芯片嵌入基板的空腔中，而是放置芯片，构建铜柱，然后构建整个 RDL。在 RDL 之上，有源硅 GPU die和 HBM die使用微凸块进行连接。然后使用激光脱模工艺将玻璃中介层从封装中移除，然后在使用标准倒装芯片工艺将其安装到有机基板上之前完成封装的另一面。ASE 对 FOEB 与 EMIB 提出了许多声明，但有些是完全错误的。ASE 需要推销他们的解决方案是可以理解的，但让我们消除噪音。EMIB 收益率不在 80% 到 90% 的范围内。EMIB 的收益率接近 100%。第一代 EMIB 在芯片数量方面确实有缩放限制，但第二代没有。事实上，英特尔将发布有史以来最大封装的产品，一种采用第二代 EMIB 的92mm x 92mm BGA 封装的高级封装。通过在整个封装中使用扇出和光刻定义的 RDL，FOEB 确实保留了布线密度和芯片到封装凸点尺寸方面的优势，但这也更昂贵。与台积电相比，最大的区别似乎是最初的玻璃基板材料与硅。部分原因可能是因为 ASE 的成本受到更多限制。ASE 必须以更低的价格提供出色的技术来赢得客户。台积电是芯片大师，专注于他们熟悉的技术，台积电有着将技术推向极致的文化，在这种推动下，他们最好选择硅。现在回到台积电的其他高级封装选项，因为我们还有一些要做。CoWoS 平台还有 CoWoS-R 和 CoWoS-L 平台。它们与 InFO-R 和 InFO-L 几乎 1 比 1 对应。这两者之间的区别更多地与过程有关。InFO 是先芯片工艺，首先放置芯片，然后围绕它构建 RDL。使用 CoWoS，先建立 RDL，然后放置芯片。对于大多数试图了解高级封装的人来说，区别并不那么重要，所以今天我们将轻松地讨论这个话题。
最大的亮点是 CoWoS-S（硅中介层）。它涉及采用已知良好的芯片，倒装芯片将其封装到无源晶圆上，该晶圆上具有图案化的导线。这就是 CoWoS 名称的来源，Chip on Wafer on Substrate。从长远来看，它是体积最大的 2.5D 封装平台。如第 1 部分所述，这是因为 P100、V100 和 A100 等 Nvidia 数据中心 GPU 使用 CoWoS-S。虽然 Nvidia 的销量最高，但 Broadcom、Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、Xillinx FPGA、Intel Spring Crest 和 Habana Labs Gaudi 只是 CoWoS 使用的几个值得注意的例子。大多数使用 HBM 计算的重型芯片，包括来自各种初创公司的 AI 训练芯片都使用 CoWoS。为了进一步说明 CoWoS 的普及程度，这里有一些来自 AIchip 的引述。AIchip是一家台湾设计和IP公司，主要利用台积电CoWoS平台协助与AI芯片相关的EDA、物理设计和产能工作。台积电甚至没有参加与 CoWoS 容量相关的所有会议，因为台积电已经销售了他们生产的所有产品，而且要支持所有这些设计需要太多的工程时间。另一方面，台积电的客户集中度较高（英伟达），因此台积电希望与其他公司合作。AIchip 有点像中间人，即使 Tier 1 客户（Nvidia）预订了一切，AIchip 仍然获得一些容量。即便如此，他们也只能得到他们想要的 50%。让我们转身看看英伟达在做什么。在第三季度，他们的长期供应义务跃升至 69亿美元，更重要的是，Nvidia 预付款16.4亿美元，并且未来将再预付款17.9亿美元。英伟达正在吞噬供应，特别是针对 CoWoS。
回到技术上，CoWoS-S 多年来经历了一次演变。主要特点是中介层面积越来越大。由于 CoWoS 平台使用硅制造技术，因此它遵守称为光罩限制的原则。使用 193nm ArF 光刻工具可以印刷的最大尺寸为 33mm x 26mm (858mm 2 )。硅中介层的主要用途也是光刻定义的，即连接位于其上的芯片的非常密集的电线。英伟达的芯片早已接近标线限制，但仍需要连接到封装的高带宽内存。
上图包含一个 Nvidia V100，这是 Nvidia四年前推出的 GPU，它的面积是 815平方毫米。一旦包含 HBM，它就会超出光刻工具可以打印的光罩限制，但台积电想出了如何连接它们。台积电通过做光罩拼接来实现这一点。台积电在此增强了他们的能力，可以为硅中介层提供 3 倍大小的掩模版。鉴于标线拼接的局限性，英特尔 EMIB、TSMC LSI 和 ASE FOEB 方法具有优点。他们也不必处理与大型硅中介层一样多的费用。
除了增加掩模版尺寸外，他们还进行了其他改进，例如将微凸块从焊料改为铜以提高性能/功率效率、iCap、新的 TIM/盖子封装等。有一个关于 TIM/盖子包装的有趣故事。在Nvidia V100上，Nvidia 拥有一个无处不在的 HGX 平台，该平台可以运送到许多服务器 ODM，然后运送到数据中心。可以应用于冷却器螺钉以实现正确安装压力的扭矩非常具体。这些服务器 ODM 在这些价值 10,000 美元的 GPU 上过度拧紧了冷却器和芯片。Nvidia 的 A100 转移到在芯片上有盖子的封装，而不是直接冷却芯片。当 Nvidia 的 A100 和未来的 Hopper DC GPU 仍然需要散发大量热量时，这类封装的问题就会出现。为了解决这个问题，台积电和英伟达在封装上进行了很多优化。三星也有类似于 CoWoS-S 的 I-Cube 技术。三星使用这种封装的唯一主要客户是百度的 AI 加速器。
接下来我们有 Foveros。这就是英特尔的3D芯片堆叠技术。Foveros 不是一个裸片在另一个裸片的顶部活动，而后者本质上只是密集的导线，Foveros 涉及两个包含活动元素的裸片。有了这个，英特尔第一代 Foveros 于 2020 年 6 月在 Lakefield 混合 CPU SOC 中推出。该芯片不是特别大的容量或令人叹为观止的芯片，但它是英特尔的许多第一款芯片，包括 3D 封装和他们的第一个混合 CPU 内核具有大性能核心和小效率核心的架构。它采用了 55 微米的凸点间距。
下一个 Foveros 产品是 Ponte Vecchio GPU，经过多次延迟，它应该在今年推出。它将包括与 EMIB 和 Foveros 一起封装的 47 个不同的有源小芯片。Foveros 芯片到芯片的连接采用 36 微米的凸点间距。未来，英特尔的大部分客户端阵容都将采用3D堆栈技术，包括代号为Meteor Lake、Arrow Lake、Lunar Lake的客户端产品。Meteor Lake 将是首款采用 Foveros Omni 和 36 微米凸点间距的产品。第一个包含 3D 堆栈技术的数据中心 CPU 代号为 Diamond Rapids，其名称是 Granite Rapids。我们将在本文中讨论其中一些产品使用的节点以及英特尔与台积电的关系。
Foveros Omni 的全称是 Foveros Omni-Directional Interconnect (ODI)。它弥补了 EMIB 和 Foveros 之间的差距，同时还提供了一些新功能。Foveros Omni 可以作为两个其他芯片之间的有源桥接芯片，作为完全位于另一个芯片下方的有源芯片，或位于另一个芯片顶部但悬垂的芯片。
Foveros Omni 从未像 EMIB 那样嵌入基板内部，它在任何情况下都完全位于基板之上。堆叠类型会导致封装基板与位于其上的芯片的连接高度不同的问题。英特尔开发了一种铜柱技术，让他们可以将信号和电源传输到不同的 z 高度并通过芯片，这样芯片设计人员在设计 3D 异构芯片时可以有更多的自由。Foveros Omni 将从 36 微米的凸点间距开始，但在下一代将降低到 25 微米。我们要注意的是，DRAM 还使用了先进的 3D 封装。HBM 多年来一直在三星、SK 海力士和美光使用先进封装。将制造存储单元并连接到暴露并形成微凸块的 TSV。最近，三星甚至开始推出 DDR5 和 LPDDR5X 堆栈，它们利用类似的堆栈技术来提高容量。SKHynix 正在其 HBM 3 中引入混合键合。SKHynix 将把 12 个芯片键合在一起，每个芯片的厚度约为 30 微米，并带有混合键合 TSV。
混合键合是一种技术，它不使用凸点，而是将芯片直接与硅通孔连接。如果我们回到倒装芯片工艺，没有凸块形成、助焊剂、回流或模下填充芯片之间的区域。铜直接遇到铜。实际过程非常困难，上面部分详述。在本系列的下一部分中，我们将深入研究工具生态系统和混合绑定类型。与之前描述的任何其他封装方法相比，混合键合能够实现更密集的集成。
最著名的混合键合芯片当然是最近宣布的 AMD 的 3D 堆叠缓存，它将于今年晚些时候发布。这利用了台积电的 SoIC 技术。英特尔的混合键合品牌称为 Foveros Direct，三星的版本称为 X-Cube。Global Foundries 公开了使用混合键合技术的 Arm 测试芯片。产量最高的混合键合半导体公司不是台积电，今年甚至明年也不会是台积电。出货最多的混合键合芯片的公司实际上是拥有 CMOS 图像传感器的索尼。事实上，假设你有一部高端手机，你的口袋里可能有一个包含混合粘合 CMOS 图像传感器的设备。如第 1 部分所述，索尼已将间距缩小至 6.3 微米，而 AMD 的 V-cache 间距为 17 微米。
目前索尼提供 2 stack 和 3 stack 版本。在 2 堆栈中，像素位于电路的顶部。在 3 堆栈版本中，像素堆叠在电路顶部的 DRAM 缓冲区缓存的顶部。随着索尼希望将像素晶体管从电路中分离出来并创建具有多达 4 层硅的更先进的相机，进步仍在继续。由于其 CMOS 图像传感器业务，三星是混合键合芯片的第二大出货量出货商。混合键合的另一个即将大批量应用是来自长江存储技术公司的 Xtacking。YMTC 使用晶圆到晶圆键合技术将 CMOS 外围堆叠在 NAND 门下方。我们在这里详细介绍了这项技术的好处，但简而言之，它允许 YMTC 在给定一定数量的 NAND 层数的情况下安装更多的 NAND 单元，而不是任何其他 NAND 制造商，包括三星、SK 海力士、美光、Kioxia 和西部数据。关于各种类型的倒装芯片、热压键合和混合键合工具，有很多话要说，但我们将把这些留到下一篇。投资者对 Besi Semiconductor、ASM Pacific、Kulicke 和 Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura 和 Applied Materials 的共同认识是不正确的，这里的各种公司和封装类型使用工具的多样性非常广泛. 但赢家并不像看起来那么明显。
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原文链接！从DIP谈起，半导体封装历史回顾
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封装曾经是半导体制造过程中的事后考虑。你制作了一小块芯片，然后你把它连接起来，继续你的快乐之路。但随着摩尔定律的延伸，工程师们意识到他们可以利用包括封装在内的芯片的所有部分来制造最好的产品。改进封装会给您带来显着的好处，因为有更厚的金属片以获得更好的导电性，而 I/O（输入/输出）问题仍然是半导体面临的最大问题之一。更令人惊奇的是，过去没有一家封装公司被认为像传统的前端制造工艺那样重要。封装供应链通常被认为是“后端”，并被视为成本中心，类似于银行的前台和后台。但现在随着前端努力扩展其边界，一个全新的焦点领域出现了，这就是对封装的重视。我们将讨论各种工艺，这样您在研究这部分半导体封装并了解 2.5D 或 3D 封装意味着什么时，就不会再感到迷茫了。
回顾封装过去几十年的发展，其简化的演变是 DIP> QFP > BGA > POP/SiP > WLP.显然有很多不同的封装技术，但我们将讨论广泛代表每种类型的简单化技术，然后慢慢将其带到现在。我也非常喜欢下面的高级概述（它已经过时但仍然正确）。
在封装的最初阶段，物品通常装在陶瓷或金属罐中，并密封（气密）以获得最大可能的可靠性。这主要适用于需要最高可靠性的航空航天和军事功能。然而，这对于我们大多数日常用例来说并不可行，因此我们开始使用塑料封装和 双列直插式封装(DIP)。DIP 封装（1964-1980 年代）
DIP 于 1970 年代推出，并在表面贴装技术推出之前的十年内一直是主角。DIP 在实际半导体周围使用塑料外壳，并具有两排平行的突出电引脚，称为引线框，连接到下方的 PCB（印刷电路板）。
实际的die则通过键合线连接到两个引线框架，这两个引线框架可以连接到印刷电路板 (PCB)。像许多早期的半导体发明一样，DIP 是由 Fairchild semi 于 1964 年创建的。DIP 封装是一种复古的标志性设计，设计选择是可以理解的。实际的裸片将完全用树脂密封，因此可靠性高且成本低，许多最早的标志性半导体都是以这种方式封装的。请注意，die是通过导线连接到外部引线框架，这使其成为一种“引线键合”封装方法。稍后再谈。下面是 Intel 8008——实际上是最早的现代微处理器之一。请注意，它是标志性的 DIP 包装。所以如果你看到那些看起来像小蜘蛛的半导体的时髦照片，那就意味着这只是一个 DIP 封装类半导体
然后将这些小金属片中的每一个都焊接到 PCB 上，在那里它与其他电气元件和系统的其余部分接触。下面是如何将封装焊接到 PCB 板上。
PCB 本身通常由铜或由非导电材料层压的其他电气元件制成。然后，PCB 可以将电力从一个地方路由到另一个地方，让组件相互连接并相互通信。请注意焊接到 PCB 上的每个电路之间的细线，这些是嵌入的电线，用作从一块到一块的导管。那就是封装的“封装”部分，PCB是封装的最高层次。虽然还有其他 DIP 版本，但实际上是时候转向始于 1980 年代的下一个封装技术范式，即表面贴装封装。表面贴装封装
（1980 年代至 1990 年代）
为了取代通过 DIP 安装产品，业界引入了表面贴装技术 (SMT)。正如暗示的那样，该封装直接安装在 PCB 的表面上，并允许在一块基板上使用更多组件并降低成本。下面是典型的表面贴装封装的图片。
这种封装有很多变体，在半导体创新的全盛期很长一段时间内都是主力。值得注意的是，现在安装到 PCB 上的不是两个引线框架，而是所有侧面都有 4 个表面。 这符合封装的普遍需求，即占用更少的空间并增加连接带宽或 I/O。每个额外的进步都会牢记这一点，并且是一个值得关注的模式。这个过程曾经是手动的，但现在是高度自动化的。此外，这实际上给 PCB 带来了很多问题，例如爆米花。爆米花是指塑料封装内的水分在焊接过程中被加热，并且由于快速再加热和冷却，水分会导致 PCB 出现问题。 需要注意的另一件事是，随着封装过程的每次增加，复杂性和故障都会增加。球栅封装和芯片级封装
（1990 年代 - 2000 年代）
随着对半导体速度的要求不断提高，对更好封装的需求也在增加。虽然 QFN（四方扁平无引线）和其他表面贴装技术显然继续激增，但我想向您介绍我们将来必须了解的封装设计的开始。这是焊球或广义上的球栅阵列 (BGA) 封装的开始。
这些球或凸块称为焊料凸块/焊球这就是球栅阵列的样子，它可以从下方直接将一块硅安装到 PCB 或基板上，而不是像以前的表面贴装技术那样只在所有 4 个端部的角上贴上胶带。
所以这只是我上面列出的趋势的另一个延续，占用更少的空间和更多的联系。现在，我们现在直接将一个封装连接到另一个封装，而不是在每一侧精细地连接封装。这会带来更高的密度、更好的 I/O（性能的同义词），并且现在增加了如何检查 BGA 封装是否工作的复杂性。到目前为止，主要是对封装进行目视检查和测试。现在我们看不到封装，所以没有办法测试。输入 X 射线进行检查，并最终使用更复杂的技术。焊点也是我希望你记住的东西，它是现在相互粘合的主要方式，因为这是最常见的封装互连模式类型。现代封装（2000-2010 年代）
我们现在正步入现代封装时代。上面描述的许多封装方案今天仍在使用，但是，您将开始看到越来越多的封装类型，并且这些封装类型在未来将变得更加相关。我现在开始描述这些。公平地说，许多这些即将到来的技术是在前几十年发明的，但由于成本原因，直到后来才被广泛使用。倒装芯片
这是您可能会阅读或听到的最常见的封装方式之一。我很高兴我可以为你定义它，因为到目前为止我读过的入门书里从来没有一个令人满意的解释。倒装芯片是 IBM 很早就发明的，通常缩写为 C4。在倒装芯片的情况下，它确实不是一种独立的封装形式，而是一种封装风格。几乎只是每当芯片上有焊料凸点时。该芯片不是用于互连的引线键合，而是翻转以面对另一个芯片，其间有一个连接基板，因此是“倒装芯片”。我不希望你仅仅从那个尴尬的句子中理解，我想给你一个来自 Wikipedia的例子，它实际上有一些我见过的最好的介绍。让我们引导您完成这些步骤。1.IC 在晶圆上创建2.焊盘在芯片表面金属化
3.焊点沉积在每个焊盘上
4.切芯片5.芯片被翻转 和定位，使焊球面向电路
6.然后重新熔化焊球
7.安装的芯片底部填充有电绝缘粘合剂
引线键合
请注意倒装芯片与引线键合的不同之处。还记得顶部的 DIP 封装吗？那是引线键合，其中芯片使用引线键合到另一种金属上，然后焊接到 PCB 上。再次强调，引线键合不是一种特定技术，而是一套较旧的技术，包含许多不同类型的封装。我认为最好用倒装芯片来形容。Wirebond 是倒装芯片的先驱。老实说，如果你做到了这一步——你就是冠军。我认为这确实是您需要了解的所有内容。每种形式因素都有大量变化，只需将这些视为支配它们的总体主题。 先进封装（2010 年代至今）
我们正缓慢地进入“先进封装”半导体时代，我现在想谈谈一些更高层次的概念。实际上有各种级别的“封装”适合这个思维过程。我们之前谈到的封装大部分都集中在芯片封装到PCB上，但高级封装的开始真正是从手机开始的。手机在很多方面都是先进封装诸多方面的巨大先驱。这说得通！尤其是手机，在尽可能小的空间内含有大量的硅，比笔记本电脑或电脑密集得多。一切都必须被动冷却，当然要尽可能薄。每年苹果和三星都会发布一款速度更快但更薄的手机，这将封装推向了新的极限。我将讨论的许多概念都始于智能手机封装，现在已经推向了半导体行业的其他领域。芯片级封装 (CSP)
芯片级封装实际上比听起来要广泛一些，最初是指芯片级封装。技术定义是一个封装，其尺寸不超过裸片本身大小的 1.2 倍，并且必须是单裸片且可贴附的。实际上，我已经向您介绍了 CSP 的概念，那就是通过倒装芯片。但 CSP 确实通过智能手机提升到了一个新的水平。
2010 年代使 CSP 成为大势所趋，这张照片中的所有东西都是芯片芯片大小的 1.2 倍，并且专注于尽可能多地节省空间。CSP 时代有很多不同的风格，倒装芯片、右基板和其他技术都是这一分类的一部分。但我不认为知道细节对你有很多好处。晶圆级封装 (WLP)
但还有一个更小的级别——这是“终极”芯片级封装尺寸，或晶圆级封装。这几乎只是将包装放在实际的硅芯片本身上。封装是硅芯片。它更薄，具有最高级别的 I/O，而且显然非常热且难以制造。先进封装革命目前处于 CSP 规模，但未来都集中在晶圆上。这是一个有趣的演变，封装被实际的硅本身所包含。芯片就是封装，反之亦然。与仅将一些球焊接到芯片上相比，这确实很昂贵，那么我们为什么要这样做呢？为什么现在对先进封装如此痴迷？先进封装的未来
这是我长期以来一直在写的趋势的高潮。 异构计算不仅是专业化的故事，也是我们如何将所有这些专业化的部分组合在一起的故事。先进封装是使这一切发挥作用的关键推动力。让我们看看 M1——一种经典的异构计算配置，特别是它们的统一内存结构。对我来说，M1 不是一个“令人惊叹的”时刻，而是异构计算前后的一个独特时刻。M1 正在昭示未来的样子，许多人很快就会效仿苹果的做法。请注意，实际的 SOC（片上系统）不是异构的，而是使内存接近 SOC 的定制封装。
这可能是一张经过编辑的照片——但请注意 PCB 没有电线——这可能是因为它们出色的 2.5D 集成。另一个非常好的高级封装的例子是 Nvidia 的新 A100。再次注意到 PCB 上没有电线。
从他们的白皮书中查看到相关介绍。与传统 GDDR5 GPU 板设计中需要围绕 GPU 的大量离散内存芯片不同， HBM2 包含一个或多个多个内存裸片的垂直堆栈。内存die使用通过硅通孔和微凸块创建的显微导线连接。一个 8 Gb HBM2 裸片包含超过 5,000 个硅通孔。 然后使用无源硅中介层连接内存堆栈和 GPU 芯片。HBM2 堆栈、GPU 芯片和硅中介层的组合封装在单个 55mm x 55mm BGA 封装中。 请参阅图 9 了解 GP100 和两个 HBM2 堆栈的说明，以及图 10 了解具有 GPU 和内存的实际 P100 的显微照片。这里的要点是，世界上最好的硅正在以一种方式制造，而这场革命并没有停止。让我们更多地了解上面的单词并将其翻译成英文。首先是更多关于高级封装、2.5D 和 3D 封装这两个总体类别的更多信息。2.5D封装
2.5D 有点像我们上面提到的倒装芯片的加速版本，但不是将单个芯片堆叠到 PCB 上，而是将芯片堆叠在单个中介层之上。我认为这张图说得很好。
2.5D 就像有一扇通往邻居家的地下室门，实际上是一个凸块或 TSV（通过硅通孔）进入您下方的硅中介层，并将您与邻居连接起来。它并不比您实际的片上通信快，但由于您的净输出取决于总封装性能，因此两个硅片之间的距离缩短和互连增加超过了在单个 SOC 上没有所有东西的缺点。这样做的好处是您可以使用“已知良好的芯片”——或者更小的硅片来非常快速地将更大更复杂的封装拼凑在一起。最好在一块硅上完成所有工作，但是这个过程使制造变得容易得多，尤其是在较小的尺寸下。那些小硅片——通常被称为您听说过的“小芯片”。现在，您可以获得设计用于组合在一起的小型硅功能块的小芯片，将它们连接在一个平坦的硅基板上。小芯片和 2.5D 封装可能会使用很长时间，它的质量非常好，而且可能比完全 3D 更容易制作，而且价格也便宜得多。此外，它可以很好地扩展并且可以与新的小芯片一起重复使用，因此只需更换小芯片就可以制造出相同封装格式的新芯片。Zen3 的新改进就是其中之一，其中封装相似，但一些小芯片得到了升级。 然而，这在包装的最终版本，即 3D封装。3D封装
3D包装是圣杯，封装的终极结局。这样想，现在我们可以拥有一座巨大的摩天大楼，定制一座巨大的摩天大楼，使用任何流程来适应功能。这是 3D 封装——现在所有的封装都是在硅片本身上完成的。它是驱动更大更复杂结构的最快、最节能的方式，这些结构是专为任务构建的，并将显着“扩展”摩尔定律。未来我们可能无法获得更多的功能缩减，但现在有了 3D 封装，我们仍然可以改进我们的芯片，以类似于旧的摩尔定律。有趣的是，我们有一个整个半导体市场走向 3D 的明显例子——内存。内存对 3D 结构的推动很好地预示了未来的发展。NAND 必须采用 3D 的部分原因是他们难以在更小的几何形状上进行扩展。将记忆想象成一座大型 3D 摩天大楼，每一层楼都由电梯连接在一起。这些被称为“TSV”或硅通孔。
这就是未来的样子，我们甚至有可能将 GPU/CPU 芯片堆叠在一起，或者将内存堆叠在 CPU 上。这是最后的边界，我们正在迅速接近。在接下来的 5 年内，您可能会开始看到 3D 包装一次又一次地出现。2.5D/3D 封装解决方案概览
与其深入研究 3D 和 2.5D 封装，我认为最好只是列出一些您可能以前听说过的正在使用的流程。我想在这里重点关注由晶圆厂完成的流程，这些流程推动 3D/2.5D 集成向前发展。一：台积电的 CoWoS
这似乎是 2.5D 集成过程的主力，由 Xilinx 首创。
这个过程主要集中在将所有逻辑裸片放在硅中介层上，然后放在封装基板上。一切都通过微凸块或球连接。这是一个经典的 2.5D 结构。二：
台积电SoIC
这个台积电的 3D 封装平台，是相对较新的产品。
请注意这张关于凸点密度和键合间距的惊人图表，SoIC 在尺寸上甚至不接近倒装芯片或 2.5D，而在密度和特征尺寸方面几乎是一个前端工艺。
这是他们技术的一个很好的比较，但请注意，SoIC 实际上有一个类似于 3D 堆叠的芯片堆叠，而不是中介层 2.5D 集成。
三：三星 XCube
三星近年来已成为重要得多的代工合作伙伴，当然不甘示弱，三星拥有全新的 3D 封装方案。在下面查看他们的 XCube 视频。这里没有太多信息，但我想强调 A100 是在三星工艺上制造的，所以这很可能是为 Nvidia 最新芯片提供动力的技术。此外，在所有公司中，三星可能拥有最多的 TSV 经验，因为他们的 3D 内存平台，所以很明显，他们知道自己在做什么。四：英特尔 Foevreos
最后但同样重要的是英特尔的 Foveros 3D 封装。我们可能会在未来的 7nm 及以后的世代中看到英特尔在其“混合 CPU”工艺中的更多实施。他们非常明确地表明这是他们未来的重点。有趣的是，三星、台积电或英特尔在 3D 工艺上确实没有太大区别。
先进封装革命的赢家
过去，每年的 WFE（Wafer Fab Equipment）估计都将封装估计排除在外，但从 2020 年开始，它们开始包括晶圆级封装。这是一种风向变化的信号，也是为什么中端从这里开始非常有趣的原因。中端的另一个定义是生产线后端 (BOEL)。
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