7nm之后，钴将能取代铜？

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7 纳米芯片是当今已量产之最先进制程产品，金属材料加入钴（Co）是关键，但钴（Co）真的完全取代原先的铜（Cu）了吗？

人工智慧及大数据时代来临，芯片也必须透过不断微缩提升效能？然而面对7 纳米先进制程，如何生产出效能更高、耗电更少、面积更小，又符合可靠度要求的芯片，是当今半导体制程上的重要课题。

当今，随着摩尔定律，半导体7 纳米先进制程已进入量产阶段，从材料工程上来看，电晶体接点与导线的重大金属材料进行变革，是解除7 纳米以下先进制程效能瓶颈的关键。

这重大的金属材料就是──钴（Co）。然而坊间传言以钴（Co）取代铜（Cu）的真实性如何？

宜特材料分析实验室这次直接实测已量产的7 纳米芯片，带您进入7 纳米的微缩世界。

图1

在积体电路中，「电阻─电容延迟时间」（RC Delay）是影响半导体元件的速度或性能的重要参数之一。

随着半导体制程推进至7 纳米，不仅金属连线（interconnect）层数越趋增加，导线间的距离也不断微缩；当电子讯号在层数非常多的金属连线（interconnect）间传送时，其产生的「电阻─电容延迟时间」（RC Delay），将严重减低半导体元件的速度。如何降低「电阻─电容延迟时间」（RC Delay）、增加半导体元件运行速度，是一重要课题。

IC 制程微缩，阻障层有相对增加电阻的风险

铜（Cu）和铝（Al）是半导体后段制程（Back End Of Line，BEOL）金属连线（Interconnect）最常使用的金属材料。而铜主要会被用于先进制程的「金属连线」，来自于铜导电性比铝好，不过铜（Cu）原子在介电层的扩散系数远比铝原子大，为防止铜（Cu）扩散在介电层所造成线路短路。所以，在半导体制程，就必须使用更致密的「氮化钽」（TaN），取代柱状晶结构的「氮化钛」（TiN），借此避免铜扩散。

然而，此氮化钽（TaN）比氮化钛（TiN）的电阻系数大很多，相差十倍以上（参见表1），使用氮化钽（TaN）为铜的阻障层，将会有使金属连线电阻增加的风险。

表1：TaN 及TiN 电阻系数。

金属线上的电阻为「铜线电阻」加「氮化钽（TaN）层电阻」的总和。铜线尺寸大时，氮化钽（TaN）层引起的电阻增加比例不大，可忽略不计。但是当芯片微缩到非常小，促使铜线的尺寸也逐渐缩小时，氮化钽（TaN）层贡献的电阻比例就愈来愈大。宜特材料分析实验室使用并联电阻简化计算氮化钽层电阻贡献度（见表2）。铜线横截面尺寸由200 纳米降到20 纳米，则氮化钽层电阻贡献度约增加大于40 倍。

表2：氮化钽层电阻贡献度，利用并联电阻简化计算。

然而，在铜（Cu）制程中，因铜的容易扩散的特性关系，所以也不能藉由降低氮化钽（TaN）层的「厚度」来减少电阻，否则就会失去阻障功能。因此在7 纳米IC 制程中，使用新材料取代铜导线或阻障层变成很重要的课题。

降低7 纳米芯片的电阻，金属材料是选用是关键

那该如何减低氮化钽（TaN）层的电阻呢？调整该层的金属材料就成为关键。经研究，发现金属钴（Co）是加入氮化钽（TaN）阻障层的极佳候选材料，钴（Co）不但降低阻障层的电阻，而且可以降低阻障层厚度，一举两得。

双层接触窗设计，让钴（Co）发挥最大效能

金属导线和矽基板上半导体元件之间的连结称为接触窗（contact），主要是靠钨（W）连结，其阻障层材料是氮化钛（TiN）。在铜金属化制程中，如何降低W / TiN 的接触窗的电阻，钴（Co）又成为最佳候选者。但是，用钴（Co）直接完全取代W / TiN 直接和铜接触，则铜和钴容易固溶在一起，造成金属导线电迁移性能会变差。于是有了双层接触窗的制程设计。

实测7 纳米制程芯片，透视钴（Co）是否完全取代铜（Cu）

剖析完为什么要使用钴（Co）的原因后，宜特材料分析实验室进行实测，一起来看看钴（Co）是用在7 纳米制程芯片的那些地方？钴（Co）真的完全取代铜（Cu）了吗？

前期样品制备作业

为了执行分析7 纳米先进制程产品的分析，宜特材料分析实验室采购市售手机相关部品，取得Kirin 980 CPU。由于此CPU 是封装在手机电路板上，必须先进行相关部品的拆解（Tear down），以及相关结构观察的分析工程，包括X 光分析、去锡球、去封装、去胶、红外线定位、研磨、吃酸、CPU / DRAM 双芯片分离等技术，最后终于取得Kirin 980 芯片。

利用TEM 实际观察

宜特材料分析实验室利用穿透式电子显微镜（Transmission electron microscope，TEM），搭配高性能的能量散布X 射线谱术（Energy-dispersive X-ray spectroscopy，EDS / EDX），借此解析7 纳米芯片的前段制程（Front End Of Line，FEOL）及后段制程（Back End Of Line，BEOL）。

宜特材料分析实验室透过TEM 及EDS 观察芯片结构里头第一层（M1）与第二层（M2）金属层，解析7 纳米的鳍状电晶体（FinFET）、闸极（Gate）、接触窗（Contact）（见图2），与相对应钴（Co）及钨（W）（见图3）的成分分布。

图2：STEM HAADF 影像，显示鳍状电晶体、闸极、接触窗、M1 和M2 等结构。

图3：桃红色为钴（Co）成分，草绿色为钨（W）成分，对照图2，即可了解钴和钨在结构里分布的情形。

由图2 及图3 两张图比较，宜特材料分析实验室观察到钴（Co）成为「接触窗」及「阻障层」材料，而且钴（Co）包覆了整个第一层（M1 ）铜金属层的结构，成为阻障层材料。但Co 没有完全取代接触窗的W / TiN，可能是因为接触窗制程与阻障层制程使用不同类型制程，造成Co 与周围材料反应的状况不同，致使接触窗的Co 无法完全取代W/TiN。

结论

由TEM 结果可知，钴（Co）的用途并非取代铜（Cu）。钴用在铜的阻障层，且只有取代一半的接触窗。因此宜特材料分析实验室得以证明钴（Co）在7 纳米先进制程产品，并未完全取代铜（Cu）。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

“钴”荣登新一代半导体导线材料之王，挑起续命摩尔定律重任

以半导体为根基的第三次产业革命浪潮在人工智能和大数据的助力下不断引爆，但眼见摩尔定律濒临极限，新材料的革新势必再上一个阶梯。从 1997 年 IBM 以“铜”取代“铝”后，二十年后的今天，属于“钴”的时代在半导体产业正式登场，将挑起产业转折点的跨时代任务！

半导体产业在这几年有不少关键转折点出现，但多半是在晶体管架构、设备技术上，如 3D 立体式鳍式晶体管 FinFET 接棒 2D 平面晶体管架构、 3D NAND 架构取代传统的 2D NAND 技术，这种立体式架构的革新让半导体制程顺利走入 14/16 纳米等高端技术。

另外，荷兰企业 ASML 的 EUV 光刻机即将在 7 纳米工艺技术上实现量产，这些都在半导体行业中都具有跨越时代的意义，值得历史留名，也因为有这些转折点的产生，摩尔定律的生命因此延续。

图丨钴矿

短短数年，我们经历了 FinFET 、 EUV 光刻机的成功，而半导体产业的下一个转折点其实就在不远处，会是由新材料的革新接棒，“钴”时代即将登场，逐渐终结“钨”和“铜”的时代。

10 纳米和 7 纳米节点进入钴导线时代，设备龙头应材推动产业革命的到来

随着半导体制程朝 10 纳米以下发展，原本以“铜”作为导线材料开始暴露导电速率不足等缺点，让制程工艺技术在 10 纳米、 7 纳米节点上遇到瓶颈，因此半导体大厂和设备大厂纷纷投入新材料研发，突破半导体制程技术的限制。

美国公司应用材料（Applied Materials, Inc）是全球半导体设备龙头，每年投入的研发经费十分可观，也是最早投入以“钴”作为导线材料取代传统“铜”、“钨”的半导体技术大厂之一， 现在，这样的产业革命已经即将要落实在商用化芯片，具有划时代的意义！

在 10 纳米、 7 纳米等先进工艺下以“钴”作为导线材料，可以达到导电性能更强、功耗更低，芯片达到体积更小的目标，应材解释，这就是推动“PPAC”（效能 performace、功耗 power、面积 area、成本 cost）不断往前，未来甚至往下做到 5 纳米、 3 纳米工艺节点。

应用材料解释，不像是晶体管的体积越小，效能会越高，在金属镀层的接点和导线上，反而是体积越小，效能越差，如果把导线比喻成吸管，吸管越小是越容易阻塞，因此，导线材料的选择上有三个关键参考点，分别是填满能力、抗阻力、可靠度。

在 30 纳米以上的工艺技术，“铝”在填满、可靠度两方面表现不佳，但“铜”则是十分称职，因此仍扮演很重要的材料。

然进入 20 纳米以下高端工艺后，无论是钨、铝、铜的表现其实都不理想，相较之下，“钴”在填满能力、抗阻力、可靠度三方面是异军突起，尤其在半导体 10 /7 纳米以下的高端技术，“钴”是新一代导线材料之王。

图丨钨铝铜钴的比较

应材分析，晶体管的关键临界尺寸（Critical Dimension）是在 15 纳米左右，意思是到了该尺寸时，钴与铜的性能参数比达到交叉点，而所谓晶体管的关键临界尺寸，与制程技术工艺节点之间的比例约是 2 比 1，意思是，当 15 纳米是使用铜材料的关键临界尺寸极限，放大到制程工艺节点上，瓶颈就是 7 纳米左右。

关于“钨”时代的登场，应材进一步表示，在芯片关键临界尺寸的微缩上，“钨”与“铜”两个金属材料在 10 纳米以下已经无法完成微缩任务，因为其电性在晶体管接点与局部中段金属导线制程上已逼近物理极限，“钨”与“铜”再也无法导入成为接口，这就成为 FinFET 无法发挥完全效能的一大瓶颈。

而“钴”这个金属刚好能消除这个瓶颈， 但也需要在制程系统策略上进行变革，随着产业将结构微缩到极端尺寸，这些材料的表现会有所不同，而且必须在原子级上，有系统地进行工程，通常是在真空的条件下进行。

英特尔于 IEEE 国际电子元件会议上首度揭露钴材料细节，将采用 10 纳米节点

应材在 2013 年就投入“钴”材料的开发，花了很多时间通过客户认证，进而导入客户端协助高端工艺的芯片商用化。而究竟是哪些客户使用了“钴”这个深具产业转折点的新材料在关键的半导体制程上？

虽然应材表示不能评论客户的技术。但聪明的读者可以推论，眼下有 7 纳米和 10 纳米技术即将问世的半导体大厂，当属台积电、三星、英特尔，其中，英特尔在 IEEE 国际电子元件会议（IEDM）上，已经公开揭橥了“钴”材料的奥妙。

英特尔已经在 IEEE 上透露，将在 10 纳米工艺节点的部分互连层上，导入钴材料的计划细节，在 10 纳米节点互连的最底部两个层导入钴材料，可以达到 5～ 10 倍的电子迁移率改善，并且降低两倍的通路电阻，这算是众多半导体制造大厂中，第一个公开讨论分享钴材料使用在制程技术上的细节的企业。

图丨钨和铜的迁移状况比较

回顾半导体产业上一波的材料革新是 15 ~ 20 年前的 0.13 微米关键制程。在 0.13 微米以前，是使用铝作为导线材料，但 IBM 率先导入铜制程，让金属导线的电阻率降低，且讯号传输速度和功耗成长，在半导体史上是划时代的一页。

半导体业者分析，铜离子的扩散系数高，容易进入介电或是硅材料中，导致电性飘移或是制程腔体遭到污染，但当时的 IBM 研发出双镶嵌法（Dual Damascene），先蚀刻出金属导线所需之沟槽与洞（Trench & Via），并沉积一层薄薄的阻挡层（Barrier）与衬垫层（Liner），之后再将铜回填，如此一来便可防止铜离子扩散，成功迎来半导体的铜制程时代。

20 年后的今日，半导体材料再度出现变革，在制程技术上导入“钴”作为新的导体材料，设备商也将迎来新的商机。业界预期，“钴”金属材料将从 7/10 纳米起步，开始进入半导体导线制程，预计在 5 纳米工艺结点以下，会扩大采用“钴”材料。

针对“钴”材料，应材有一系列的半导体设备作为对应，包括 Endura 平台上的物理气相沉积（PVD）、原子层沉积（ALD）、化学气相沉积（CVD）等机台设备。应材的 Endura 平台是半导体产业史上最成功的金属化系统，累积 20 年来全球有 100 个客户使用超过 4,500 台的 Endura 系统。

图丨应用材料 Endura 系统

再者，应材也界定出一套整合性的钴组合产品，包括 Phroducer 平台上的退火、 Reflexion LK Prime CMP 平台上的平坦化，以及 PROVision 平台上的电子束检测，这套整合材料解决方案是针对 7 纳米和以下的制程，可以加速芯片效能，且缩短产品上市的时间。

半导体面临近 20 年来最重要的材料变革，可以看见技术推进之手已经换人，象征产业领航者的更迭。进入 7 纳米工艺以下，半导体技术难度快速窜升，包括英特尔的 10 纳米延迟多年尚未问世，也透露摩尔定律推前的难度大增。

另一个趋势是半导体设备大厂在产业转折当下，扮演越来越重要的关键角色， 像是 ASML 为了解开 EUV 光刻机的瓶颈，曾找来英特尔、台积电、三星三大客户的集资研发，如今 EUV 光刻机即将进入 7 纳米芯片生产。

再者，应材在半导体关键材料“铜”进入“钴”的时代，也扮演领航者的角色，提前多年就大举投入研发，如今将伴随英特尔、台积电、三星的 7 纳米和 10 纳米芯片进入商用化，具有举足轻重的地位。

在“后摩尔定律”世代中，为了延续该定律产业产生的经济效益，半导体产业各个环节无不卯足全力接棒演出，晶体管架构的改变、 EUV 光刻机的诞生、过往不被重视的封装技术也跃升成为主流技术，而材料更是关键环节。“钴”材料从 7 纳米为起始点，将在 5 纳米、3 纳米中扮演主流角色，引领未来 10 年的半导体产业时代。

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