从5nm+制程聊起 半导体工艺制程龙虎斗（上）
随着9月的来临，科技届年度春晚——苹果秋季发布会也将如约而至。不同于前几年，苹果在新品保密工作上的严丝合缝，这几年随着苹果全球布局产业链，产品保密的难度和可操作性近乎失衡，几乎每年的苹果新品都会被提前曝光，而今年更是如此。
可即便如此，全球科技用户，依旧对苹果新品的到来，充满期待。今年号称“十三香”的iPhone系列更是早早的，从内部架构到外观结构的全面曝光。其中，代表苹果手机核心竞争力的A15仿生芯片，无疑是业界最为关注的焦点。
A15仿生芯片概念图
据供应链消息，iPhone13（命名待定）系列内置的全新A15仿生芯片，采用台积电最新5nm+工艺制程（N5P），是台积电目前量产最先进的制程工艺，苹果也是首个该工艺下的重磅客户，和去年iPhone12一致，苹果为此提前预备了超过1亿的5nm+工艺订单量，用来全面生产新iPhone所需要的A15仿生芯片。
那么问题来了，台积电5nm+工艺制程到底有何过人之处？芯片制造中，工艺制程又是什么？今天，我们就从新iPhone的5nm+工艺制程出发，聊一聊半导体的工艺制程。
01工艺制程是什么？
在了解工艺制程之前，我们需要明白芯片的工作原理，即利用半导体PN结的单向导电性原理，并利用多个晶体管串联的“与”、“或”、“非”构成逻辑门，将电信号转化为0、1数字信号，实现信号传递，从而最终实现单个电流开关驱动数以亿计晶体管进行工作，输出0和1数字信号，转化成二进制进行计算、存储。
图源于网络
在这里，受制于篇幅，就不再展开关于半导体PN结的论述，只需要知道它是由单质硅提炼而来，并具有单向的导电特性即可。
主要聊下能够实现逻辑门开关和闭合的晶体管，了解计算机的朋友对于这个名词应该不会陌生，也大都听过这个故事，全球第一台计算机ENIAC，是由超过17468个电子管、6万个电阻器、1万个电容器和6千个开关组成，每秒仅能运行5千次加法运算；
可其后随着晶体管的问世，IBM公司推出IBM7090型全晶体管大型机，计算性能得到了飞跃，运算速度达到每秒229000次，由此可见晶体管对于现代半导体生态的重要性。
晶体管经过多年工艺演变，已然从初代需要玻璃外壳保护的稀罕物，成为现代半导体工艺最为常见和最不可或缺的关键器件。
晶体管内部
内部示意图
晶体管的内部结构，主要是由源极、漏极和位于它们之间的栅极所组成，其中的栅极长度，便是我们常常所言的工艺尺寸，或者说工艺制程，所谓28nm、10nm乃至于7nm，都是描述从源极到漏极之间栅极长度，业界称之为Gate Length。
02工艺制程演变方向
根据芯片工作原理，我们其实能够知晓，芯片响应速度快慢，取决于单个晶体管内部两级之间的电荷流动速度，为了加速流动，一方面我们能够增加更多的晶体管数量，让电荷快速在不同晶体管中流转起来，另一方面更需要在单个晶体管内部不断缩短阻碍在两级之间的栅极长度，也就Gate Length。
以上两个方向，也就构成了当今世界各大半导体大厂各大工艺制程的主要延展方向，即不断提升芯片内部的晶体管数量，也就是单位空间内的密度问题，同时更要不断缩短单位晶体管内部的Gate Length，加速电荷流动。
显微镜下晶体管排列（图源于网络）
当然值得注意的是，“工艺制程=栅极长度”，工艺制程等同于物理尺寸的说法，实际上从350nm之后，已然失效。那是源于，随着工艺制程推进，Gate Length物理尺寸的缩小已然没有规律可言，但部分业界从业者（没错就是三星、台积电）为了延续此前每隔一代大约能缩小0.7的规律，把后续的工艺制程，全都按照0.7的倍数进行缩小后命名。
举个例子28nm工艺制程后一代制程，即28*0.7约等于22，于是下一代工艺制程便被命名为22nm，接下来的14nm，乃至于10nm，7nm都是按照这个规律命名。
03晶体管密度才是关键
那么既然后续命名和Gate Length物理尺寸没有任何联系，业界又是如何判定不同厂商之间的工艺带差呢？
那便是芯片内部的晶体管密度，通过对比芯片内部的晶体管密度多少，即可判定是否属于先进工艺或是同一工艺。
在这里，我们可以例举Intel 10nm工艺制程，根据公开消息，Intel 10nm工艺制程虽然在命名上不如台积电7nm工艺、三星7nm工艺制程响亮，可在晶体管密度方面，Intel 10nm远超台积电7nm工艺（DUV）和三星7nm（DUV），仅次于用EUV光刻机研发的台积电7nm+工艺。
由此可以看出，Intel 10nm和同期台积电、三星等厂商工艺制程属于同一水平，只是在命名上的不激进，导致被很多用户笑谈“挤牙膏”。
图源于互联网
04关于台积电N5+工艺
了解了工艺制程，回过头，再来看看台积电这次为新iPhone准备5nm+，到底又是何方神圣。
实际上，相较于火热的iPhone参数，关于台积电5nm+制程工艺消息，透露的并不多，我们可以试图从台积电5nm工艺一窥究竟。
此前，台积电总裁魏哲家就在技术论坛上表示，相较上一代7nm，5nm制程速度提升近15%，功耗则降低了30%，晶体管密度提升80%，妥妥的是新一代工艺制程，而该工艺也被首先运用在iPhone12之上，根据官方数据，采用台积电N5工艺的A14仿生芯片，内置118亿个晶体管，晶体管多了近30多亿，而CPU性能提升40%，而GPU则提升了近50%。
至于5nm+制程工艺，根据消息人士推测，将在5nm工艺的基础上，带来5%的额外速度提升和10%的功率提升。
至于具体提升，让我们拭目以待吧。
聊到这里，关于半导体工艺制程龙虎斗的上半部分就告一段落了。下一部分，我们将详细聊聊主要半导体大厂，现阶段的工艺制程，以及未来最具潜质的工艺制程演变FinFet工艺的周边。
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Nature：1纳米芯片将成可能，台积电研制世界最薄二维半导体材料
看点： 台积电成功研发出全球最薄的二维绝缘材料，1纳米芯片工艺要来了。
近日，台积电联手台湾交通大学成功研制出了一种全球最薄、厚度只有0.7纳米的基于氮化硼的超薄二维半导体绝缘材料，可望借此进一步开发出2纳米甚至1纳米制程的芯片，该成果发表在最近的《自然》期刊上。
氮化硼（BN）并非全新材料，之所以重要是因为其本身不仅具有良好的散热效果，更是一种出色的绝缘体。先进制程中会需要绝缘体的存在，他们存在的意义通常是要协助电子能顺利通过晶体管里的通道， 当制程持续往下走，通道势必越来越小。若没有很好的绝缘体，晶体管之间的串扰会很大，导致芯片的效能表现大打折扣。当制程步入3纳米以后，过去7纳米，5纳米所采用的氧化物绝缘体材料将不再适用，原因是因为这些氧化物绝缘体都是三维的，容易使一些电荷依附在上面，造成电流不易通过。
本期的智能内参，我们推荐台积电的论文《铜（111）面上单层晶圆级六方氮化硼单晶》， 权威解读台积电最新研发的二维半导体绝缘材料。如果想收藏本文的报告（从台积电核心能力，看半导体行业趋势与国产化路径），可以在“https://www.nature.com/articles/s41586-020-2009-2”获取。
以下为论文全文翻译：
超薄二维半导体层状材料为摩尔定律在集成电路继续发展提供了巨大的潜力。二维半导体的一个关键挑战是避免从相邻的电介质形成电荷散射和陷阱位点。六方氮化硼（hBN）的绝缘范德华层提供了出色的界面电介质，有效地减少了电荷的散射。最近的研究表明，在熔融金表面或块状铜箔上可以生长出单晶hBN膜。然而，由于熔融金的高成本，交叉污染以及过程控制和可扩展性的潜在问题，导致其不被工业界所青睐。铜箔可能适用于卷对卷工艺，但不太可能与晶圆上的先进微电子工艺兼容。
因此，寻求一种可靠的在晶圆上直接生长单晶hBN膜的方法将有助于二维材料在工业中的广泛采用。先前在Cu（111）金属上生长hBN单层的尝试未能实现单向性，当这些层合并成膜时会导致不希望的晶界。即使在理论上，也普遍认为在诸如Cu（111）这样的高对称性表面上生长单晶hBN是不可能的。尽管如此，这篇文章报告了在两英寸c-plane蓝宝石晶圆上的Cu（111）薄膜上单晶hBN单层的外延生长。
作者通过第一性原理计算结果证实了这一令人惊讶的结果，这表明通过hBN侧向对接Cu（111）步骤可增强外延生长，从而确保hBN单层的单向性。所获得的单晶hBN以底栅配置作为二硫化钼和二氧化铪之间的界面层并入，提高了晶体管的电性能。这种生产晶圆级单晶hBN的可靠方法为将来的二维电子学铺平了道路。
首先，需要制备晶圆的单晶Cu（111）薄膜。厚箔中的单晶铜可以通过注入种子引起的重结晶来实现。然而，晶圆上形成Cu（111）薄膜的结晶度强烈依赖于下面的衬底晶格。在这里，我们使用c-plane蓝宝石作为衬底，在其上溅射500nm厚的多晶Cu膜，然后进行热退火以获得单晶Cu（111）膜。这种方法的难点在于，Cu（111）倾向于通过动力学生长过程形成由双晶晶界隔开的双晶。图1a说明了典型的孪晶Cu（111）结构的原子排列。作者发现，在高温（1,040–1,070 ℃）下，在氢气的存在下进行后退火是去除孪晶的关键。
图1b，c显示了在1,000 ℃和1,050 ℃退火后的Cu（111）薄膜的光学显微照片和电子背散射衍射（EBSD）图。EBSD结果证实了在1,000 C退火的Cu薄膜中，孪晶Cu（111）多晶在0°和60°面内取向不良的情况下共存。在1050℃下退火后，去除面内取向不良，生成单晶Cu（111）。X射线衍射结果也证明了这种方法获得单晶Cu（111）薄膜是可行的。这里需要注意的是，优先选用较薄的Cu膜形成Cu（111），但是也需要足够厚的Cu膜以防止在随后的hBN生长期间Cu蒸发。因此，对于单晶hBN生长，存在最佳的Cu厚度（约500 nm）。
▲Cu(111)在c-plane蓝宝石基底上的晶格取向
实现单取向hBN三角形薄片的生长是获得晶圆级单晶hBN的重要步骤。由于Cu（111）的六重对称性，hBN与Cu（111）的范德华配准导致了两组能量最小的构型（其取向相差60°或180°），且结合能几乎是简并的。因此，通常认为将hBN薄片限制在这种高对称性表面上是单向的是不可能的。但作者实验表明，在自发存在的顶层Cu台阶边缘的存在下，可以消除能量简并性。hBN单层的生长是通过在热壁化学气相沉积（CVD）炉中将氨硼烷前体流到1英寸单晶Cu（111）薄膜/蓝宝石上来进行的。
在具有双晶的Cu（111）薄膜上生长的单层hBN三角形薄片的光学显微照片（图2a）显示，hBN薄片在一个孪晶上朝向相同的方向，并且在相反的方向（或沿60°平面内旋转）取向配对双胞胎上的“ z轴”（扩展数据，图2）。图2b显示了在没有双晶粒的单晶Cu（111）薄膜上生长的hBN薄片的光学显微照片，其中几乎所有三角形都是单向排列的（另请参见图3的扩展数据以获取hBN取向分布的统计分析）三角形薄片）。对单个单晶Cu（111）晶粒的单向观察清楚表明，存在能量最小的hBN-Cu（111）构型。因此，消除Cu（111）中的孪晶晶粒将确保在其上生长出单晶hBN。
为了验证单结晶度，我们使用微点低能电子衍射（μ-LEED）在一个1英寸晶圆上的80个位置使用约3μm的探针大小来表征从单向三角形融合的hBN单层。图2c显示了来自九个随机选择位点的μ-LEED模式。所有结果表明，hBN单层与Cu（111）表面单向对齐，表明它们的单晶性严格遵循Cu（111）晶格。图2d中hBN在Cu（111）上的原子分辨扫描隧道显微镜（STM）图像显示了完美的hBN晶格，测得的晶格常数为2.50±0.1Å。作者探查了20多个位置，所有STM图像均显示了相同的hBN晶格取向。作者没有观察到由相邻的取向错误的hBN域形成的任何晶界，表明hBN的单晶性质。
在某些区域，莫尔条纹是由于hBN与下面的Cu（111）衬底之间的晶格失配和/或相对较小的旋转（在1.5°内）引起的。莫尔边界区域的放大原子分辨率图像显示，hBN在斑块边界处表现出完美的晶格相干性，表明莫尔图案的形成不会影响整体hBN取向。作者认为，hBN在高温下完成了单晶生长，并且在生长后与样品冷却相关的应变导致形成了局部莫尔条纹。其他特征，包括X射线光电子能谱（XPS）和拉曼光谱，证明了B–N化学键结构（图2e，f）。透射电子显微镜（TEM）和原子力显微镜（AFM）的图像一致显示，这种生长出的hBN确实是单层的（图2g，h）。
▲单晶hBN在Cu(111)膜上的生长和原子结构
作者发现，在1,050 ℃下制备出Cu（111）薄膜，即可在995 C至1,070 ℃的各种生长温度下实现hBN薄片的单取向生长。但是，较低的生长温度（995 C至1,010 ℃）通常会导致质量较低的hBN薄片，随后在150 ℃的空气中进行氧化测试时，这些薄片很容易被氧化。因此，作者使用了更高的生长温度（通常为1,050 ℃）来确保高质量的单晶hBN生长。
为了解释hBN在Cu（111）上的优选取向，作者考虑使用小的刚性B6N7分子（即在能量上有利的N端三环结构）作为探针种子。我们首先使用密度泛函理论（DFT）来计算平面对平面外延的影响，以计算六个典型原子堆叠构型的结合能（图3a），其中NIBIII，NIIIBII和NIIBI被定义为0°方向，而NIBII，NIIBIII和NIIIBI为60°（倒置）方向。NiBj表示第i层中的Cu原子（位于上方）与N原子的配准堆叠，而B原子与第j层的Cu原子配准。计算表明，在第一层Cu原子（NIBIII（0°）和NIBII（60°））上具有N原子的堆叠具有最低的能量，而在第一层Cu原子（NIIBI）之上的B原子（0°）和NIIIBI（60°））在能量上不利。
优先配准反映了B和N原子的电子亲和力，这导致N（或B）原子与第一层Cu原子之间产生吸引（或排斥）的库仑相互作用，从而影响结构稳定性。我们发现，0°（NIBIII）和60°（NIBII）取向的最低能级结构显示出的能量差仅为0.05 eV左右，远小于生长温度下的热能kBT（约0.1 eV），表明与模拟结果一致，面到面不足以实现单向增长。
▲在成核时外延的DFT计算，包含考虑和不考虑台阶边缘对接结果
实际上，如STM图像所示（图2d），铜（111）表面并非完全平坦，存在许多阶梯状曲折台阶。最近的理论表明，必须考虑这些台阶边缘在hBN生长中的作用。其他一些工作表明，基于Cu阶跃阶梯仅在整个Cu的邻近表面上一直向上或向下趋势的假设，在Cu（110）表面的邻近台阶边缘处的对接控制着单晶hBN的生长。但是，作者的STM结果清楚地表明，整个晶圆上Cu（111）表面的平台台阶都向上和向下趋向，并且边缘对接似乎可以在两个方向上产生hBN，除非结合能相差足够大在另一个方向利于生长。为了在模型中捕捉到这一点，作者在第一层的顶部添加了一层额外的Cu原子层（图3中的红色），形成了两个相对的台阶边缘（图3a中的A和B台阶边缘）。当对接至A（或B）台阶时，这会将B6N7种子限制为0°（或60°）方向（图3a）。
在图3a，b中，每种配置的Cu台阶边缘和B6N7之字形边缘之间的距离已通过能量最小化确定。在存在铜台阶边缘的情况下，每种构型的结合能以一种微妙而又非常重要的方式变化（图3b）：两种构型NIBII（60°）和NIBIII（0°），平面对平面外延被约0.23 eV的δE值隔开，该值与对接长度成比例增加，迅速放大了玻尔兹曼选择性因子exp(δ/ E kBT)（对于仅五到六个六边形的接触长度，玻尔兹曼选择性因子增加到103以上）。这样的能量差显然确保了单向生长。作者的STM结果（扩展数据，图7）显示，所有弯曲步骤均相当弯曲且局部粗糙，因此它们均由A和B型线段组成。BN种子应在A到B角处动态成核，同时停靠在具有正确方向的更强结合位点B类型上（扩展数据图7e）。模拟以及实验结果表明，Cu（111）表面具有台阶边缘是实现单晶hBN生长的关键。
在成功的在1英寸Cu（111）薄膜上生长单晶hBN之后，作者进一步将生长规模扩大到了两英寸晶圆，如图4a所示。鉴于完全生长的hBN层与Cu（111）之间的相互作用仅限于弱范德华力，可以借助电化学过程进行聚合物辅助转移15、16来实现晶圆级hBN的分离。图4c显示了转移到四英寸SiO2 / Si晶片上的两英寸hBN单层的照片。结果表明，与使用厚铜箔或其他金属相比，单晶晶圆级hBN在Cu（111）薄膜上的生长具有可扩展性，并且更具成本效益，因此对于微电子行业而言可能是一种首选方法。晶圆级单晶hBN的可用性将刺激并实现未来二维电子学的进一步研究和开发。作者构建了带有和不带有单晶和多晶hBN的单层MoS2场效应晶体管（FET），作为底栅配置中的界面电介质。在具有单晶hBN单层的器件中，MoS2中迁移率的增强和磁滞的抑制是实质性的，这表明其有望用于二维的晶体管。
▲晶圆级hBN转移过程的原理图和照片
智东西 认为， 近年来，摩尔定律正在面临失效。晶体管小型化已经逼近物理极限。一旦低于5纳米，晶体管中电子的行为将受制于量子不确定性，很容易产生隧穿效应，晶体管变得不再可靠，芯片制造面临巨大挑战。在所谓的“后摩尔时代”，世界各国科学家都开始积极探索各种新技术、新工艺、新材料。二维材料，属于这些新兴研究领域中的佼佼者。台积电这种氮化硼单晶，作为保护二维半导体材料的通道，对未来芯片制程的缩小具有十分重要的意义。
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